Elettronica dei Sistemi Digitali LS - Cdl Telecomunicazioni

Docente: Prof. Eleonora Franchi (Tutore: Fabio Campi)

Esercitazioni




VHDL come strumento di progetto di circuiti Digitali su FPGA


Le esercitazioni si terranno nel laboratorio del centro di calcolo della facolta' di ingegneria (CCIB), nel seminterrato dell'edificio del DEIS, ogni martedi' dalle 14 alle 15 ed ogni venerdi' dalle 13 alle 14 a partire dal 17 Ottobre.
Il laboratorio e' comunque a disposizione a cura del personale del CCIB ogni giorno dalle 9 alle 19 a meno che non sia occupato per altre lezioni.

Le esercitazioni tratteranno della sintesi logica di semplici circuiti digitali su Field Programmable Gate Arrays (FPGA) ALTERA.
Lo strumento software a disposizione degli studenti in laboratorio sara' "Max Plus II (Versione 10.1)"
Le istruzioni seguenti sono riferite a Max Plus, ma per entrambi gli strumenti disponibile in laboratorio un Help in linea.

E' inoltre possibile richiedere presso il centro ARCES (Viale Pepoli 3/2) o scaricare dal sito ALTERA una versione ridotta (Baseline, o Web Edition) di entrambi i tools. Per il loro utilizzo, per necessario richiedere una licenza gratuita, che possibile ottenere da Altera compilando un apposito form elettronico.



Risultati della prova di esame del 13/01/2004



Risultati della prova di esame del 17/12/2003



Risultati della prova di esame del 12/12/2003


  • Lucidi delle lezioni svolte in aula (in formato PDF)

    15,31 Ottobre 2003 Introduzione al linguaggio VHDL Versione B/N a 6 pagine
    07 Novembre 2003 Regole per la scrittura di VHDL Sintetizzabile Versione B/N a 6 pagine
    14 Novembre 2003 Progetto VHDL di Macchine a Stati Finiti (FSM) Versione B/N a 6 pagine
    21 Novembre 2003 Architettura dei dispositivi Altera Flex
    21 Novembre 2003 Architettura dei dispositivi programmabili avanzati Altera
    28 Novembre 2003 Filtering digitale di segnali elettrici Versione B/N a 6 pagine
    05 Dicembre 2003 Architetture digitali per elaborazione DSP


  • Esercizi svolti in laboratorio (in formato PDF)

    17 Ottobre 2003 Introduzione al VHDL: Realizzare un Full-Adder strutturale
    31 Ottobre 2003 Progetto di un blocco di Multiply-Accumulation
    7 Novembre 2003 Progetto di un blocco di Multiply-Accumulation per numeri complessi Soluzione
    14 Novembre 2003 Circuito di controllo per lavatrice Soluzione
    Macchinetta per le bibite Soluzione
    Unita' per controllo memoria Soluzione
    Controllo Ingressi Soluzione
    Cintura di Sicurezza Soluzione
    Procedura controllata di spegnimento per una rete informatica Soluzione
    28 Novembre Progetto di un filtro F.I.R. Soluzione
    05 Dicembre Somma di differenze assolute (SAD) Soluzione

  • Prove d'Esame e soluzioni (in formato PDF)

    12 Dicembre 2003 Prova di Esame 12/12/03 Soluzione
    17 Dicembre 2003 Prova di Esame 17/12/03 Soluzione
    13 Gennaio 2004 Prova di Esame 13/01/04 Soluzione


  • Un semplice reference manual on-line di VHDL sviluppato dalla unversita' di Ulm
  • Una raccolta di manuali distribuiti da Altera (in formato PDF)



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